http://www.evolife.cn/html/2016/88925.html
距離intel著名的64bit處理器Core 2 Duo發佈已經整整十年，從普及型的E6400到旗艦級
的Core2 Extreme X6800，這一系列由intel 65nm製程打造的處理器中有太多的經典產品
。 可以說，Core 2 Duo是桌面平臺處理器的轉捩點，引用Anandtech當年的評價就是：「
這是半導體有史以來最振奮人心的產品」。
http://img.evolife.cn/2016-09/d3ae51fe4c41a857.jpg
Core 2 Duo的發佈大幅改變了處理器的版圖，過去Netburst家族以Northwood和Prescott
核心為首的Pentium4和Pentium D處理器一味飆主頻的路線已經走火入魔，半導體的發展
方向一再偏離效率，帶來了巨大的發熱和功耗問題，在90nm遇到嚴重瓶頸後(進入90nm製
程後，業界發現之前摩爾定律一貫的製程提升， 功耗下降的規律失靈了，prescott處理
器因為發熱過大無法按既定路線突破4Ghz，甚至引發了散熱器大規模換代)，對手AMD的
Athlon 64X2處理器同時在性能和效率加冕為王。
當時的intel被迫做出重大修正，微架構上拋棄了對主頻飆升有利的超長流水線設計，引
入大量來自Pentium PRO和Pentium M的技術，但並不是僅僅在Yonah的微架構上增加一些
新功能或者解碼器那麼簡單(在十年前盛傳Core 2 Duo僅僅是Yonah的增強版)。 是時候來
回顧一下Core 2 Duo帶來的震撼了。
十年前發佈的Conroe有如下五款產品：
http://img.evolife.cn/2016-09/f74ec940fbb1e400.jpg
旗艦產品X6800主頻高達2.93Ghz，支援更高的前端匯流排頻率，晶片面積143平方mm，比
前代Pentium D的162平方mm更小，由於不集成GPU，十年前的處理器比今天的產品小得多
。
http://img.evolife.cn/2016-09/f74e8fadcead3359.jpg
當年X6800的價格為999美元，跟今天8核的Core i7-5960X相當，而E6400則為224美元，和
Core i5-6600一致，有意思的是，不知道是不是為了快點跟昨天說再見，intel把昨天還
是次旗艦產品的3.4Ghz的Pentium D 945砍到比E6300還低的163美元，這是intel桌面處理
器歷史上獨一無二的事件。
--一切盡在預取 (Prefetch)--
CPU執行的指令來自解碼器，資料取自快取記憶體(Cache)，在理想環境中，資料和指令都
可以從底層快取中獲取(一級快取，L1 Cache)，延遲極低，不存在瓶頸。 現實環境可沒
那麼樂觀，延遲完全靠猜，核心預測所需資料並且在用到它們之前放入底層快取的能力決
定了現實環境的延遲，這項技術就是預取。
Core 2 Duo微架構增加了多重預取，這是過去在消費級處理器中從沒出現過的，並且改進
了預取演算法，每個核心有兩個數據和一個指令預取，加上二級快取的兩個預取，在雙核
Core 2 Duo中總共有8個預取來維持處理器高效執行。
http://img.evolife.cn/2016-09/9f69d742946d5c9d.jpg
另一方面，預取還是為快取索引做查找標籤，資料預取這麼做是為了避免程式運行的時候
出現高延遲，資料預取是通過存儲埠(store port)進行快取索引，因為原則上載入操作
(Load)的頻度是存儲操作(Store)的兩倍，intel在Core 2 Duo中巧妙的把存儲埠這一相對
空閒給利用起來。
--快取，多多益善--
離開了低延遲資料和指令存取，快速核心將會一文不值，所以最貴的SRAM作為一級快取被
用在離執行單元最近的位置，這裡寸土寸金，限制了一級快取的容量，所以CPU中的快取
記憶體都被設計成嵌套的結構，容量大得多的二級快取(L2 Cache)被放在週邊，一級快取
不命中(Cache Miss)就得到二級快取甚至記憶體中查找資料， 這些操作會帶來延遲，影響
執行速度。 因此，快取容量，多多益善，Core 2 Duo擁有比前代產品以及競爭對手都要多
的快取。
http://img.evolife.cn/2016-09/8cca8cdcde35b465.jpg
Core 2 Duo的快取設計較前代Pentium4的變化體現在一級快取大幅增加到32KB，，延遲降
低到3個時鐘週期，二級快取則為雙核共用的4MB，延遲降低到12~14時鐘週期。 對手AMD
的K8雖然有更大容量的一級快取，內置記憶體控制器的設計相比Pentium4有較大優勢，但
頻寬偏小，二級快取容量也有明顯差距，實測表明，Core 2 Duo一級快取頻寬為K8的2倍
，二級快取則達到2.5倍。
--解碼，四發射與融合--
解碼器的作用是對指令進行解碼，並且將這些長度為1~15位元組不等的指令翻譯成類RISC
的定長指令便於執行，在Core 2 Duo中，稱之為微操作(micro-op)。 預取配合解碼是當
代X86處理器設計的核心，Core 2 Duo中有四組解碼器，其中三組為簡單解碼器，一組是
複雜解碼器，前者能將指令翻譯成一條微操作，功耗更低電晶體更少，而後者則可以轉換
出四條(長指令的利器)。 這就是俗稱的四發射，Core 2 Duo是X86桌面處理器中引領了四
發射的潮流。
此外，Core 2 Duo加入了宏操作融合(Macro-op Fusion)，這樣兩條常規X86指令(或者宏
操作)會被同時解碼以增加併發，同時允許一條微指令包含兩條電腦指令，這使得四個解
碼器單週期最多可以解析5條指令，相當於增加了解碼頻寬，這樣也降低了亂序執行(OoO)
所需要的緩衝大小。 在當時，經典的X86程式，20%的宏操作可以被這樣融合，由此可以
帶來11%的性能提升。
http://img.evolife.cn/2016-09/1c2992f6f9ad3068.jpg
另一項特別的技術是指令直接跟記憶體位址融合，在經典的RISC規範中，需要添加寄存器
查找記憶體位址的指令，所以傳統上要用到3條微操作：
http://img.evolife.cn/2016-09/9eed06dce518ca72.jpg
但從Banias核心的Pentium M開始，由於有了新技術，表中的前兩條微操作可以被融合，
這稱為微操作融合(micro-op fusion)，在預解碼階段就辨識出可以融合的宏操作能夠提
升併發、降低對緩衝的壓力，提高效能，配合SSE/SSE2效果更佳，這是Core 2 Duo壓倒
AMD K8的主要原因
http://img.evolife.cn/2016-09/5c01799013ebe38d.jpg
AMD也有微操作跟宏操作，不過定義跟intel是不同的，因為AMD的解碼器是三組複雜解碼
器，通過直連路徑(Direct PATH)可以像簡單解碼器那樣快速處理，通過向量路徑
(Vector Path)就是複雜解碼器模式，差距在於，AMD沒有宏操作融合，在執行SSE指令的
時候需要更多的時鐘週期，加上解碼器數量3對4，解碼併發3對5， 在前端曾經風光無限
的AMD K8已經輸了一截。
--亂序執行OOOE--
預取、快取記憶體和解碼上的努力要通過亂序執行來發揮，亂序執行本身的增強靠的是增
加執行單元和亂序記錄快取來實現。
http://img.evolife.cn/2016-09/60f5f13fe684e49b.jpg
對比AMD K8，Core 2 Duo的亂序執行的優勢體現在三點上，一是記錄快取96 ENTRY VS
72 ENTRY，Core 2 Duo的前端有更高的併發，記錄快取也有4:3的優勢。 二是調度管理方
面相比AMD拆分為24-ENTRY整型跟36-entry浮點，Core 2 Duo為統一的32entry保留站，三
是SSE執行單元數量達到三個，能夠最大化利用到宏操作融合的優勢，另外，Core 2 Duo
的SSE執行單元是128bit位寬，AMD只有64bit，在執行128bit SSE指令時候Core 2 Duo有
壓倒性優勢
http://img.evolife.cn/2016-09/b9b1f7a3abfb0c76.jpg
--存取也瘋狂--
Core 2 Duo強大的前端跟亂序執行帶來的是更大的資料吞吐需求，intel發現如果允許下
一次載入(Load)在存儲(Store)之前操作，就可以實現載入提速和降低延遲，其風險在於
，存在需要載入尚待存儲資料的可能(大約1~2%的幾率)，這時候就需要浪費20個時鐘週期
等待重新載入，為此，在Core 2 Duo中加入預測器可以避免這一場景出現。
http://img.evolife.cn/2016-09/388e08554607e402.jpg
預測器(Predictor)允許在資料存儲之前載入，同時衝突偵測邏輯(Conflict logic)會掃
描亂序緩衝區(Memory reorder Buffer MOB)查找問題，一旦發現立即執行重載入，在最
壞的情況下性能會有所損失。 根據intel的說法性能提升幅度可以達到40%，實際執行環
境中也能有10~20%的增速，在整型操作中優勢尤為明顯。
--超執行緒不再，也沒有內置記憶體控制器--
十年後的今天，超執行緒(HT)和內置記憶體控制器(IMC)是X86處理器的最基本屬性，
在當時，前任Pentium4引領過超執行緒的潮流，對手AMD則率先將內置記憶體控制器引入
了PC領域，但Core 2 Duo一個都沒有。
同步超執行緒技術(Simultaneous Hyper-Threading SMT)需要在快取記憶體中開出更大的
緩衝區來滿足多出一倍的資源的要求，Core 2 Duo引領時代的前端設計已經是對當時製程
的極限的挑戰，超執行緒實在是心有餘而力不足，內置記憶體控制器AMD靠的是SOI製程的
的先天優勢實現，一旦製程允許，超執行緒自然會回來，內置記憶體控制器也不是問題，
後來的nehalem不就是這麼做的麼？ (原文以超執行緒優勢體現在伺服器上和有FB-DIMM
記憶體為由洗地理由並不充分)
--廉頗老矣尚能飯否？--
在2006年，即使是最弱的E6300，都可以在很多測試中輕鬆放倒之前的旗艦產品Pentium
XE 965，中堅產品E6600則成功擊敗AMD最新的旗艦產品FX-62，而旗艦產品X6800更是比
E6300強了近一半。
http://img.evolife.cn/2016-09/73a8eaf57ba498fb.jpg
今天的214美元產品I5-6600 VS當年同價位的E6400，十年來我們的CPU足足快了一倍，就
連入門級產品G1620也輕而易舉的戰勝了E6400，但是不要忘記這是2.13Ghz的E6400跟一群
主頻接近4Ghz的產品作對比，事實上很多Core 2 Duo使用者後來升級到Sandy bridge後就
再也沒有換代過。
http://img.evolife.cn/2016-09/3a6ce6dd56e0e872.jpg
回顧十年前Core 2 Duo發佈後發現，在當今的skylake處理器中依舊延續了Core 2 Duo的
框架：四發射、操作融合、大容量共用快取記憶體等，當然，隨著製程的進步，intel在
nehalem加入了記憶體控制器、北橋功能和三級快取記憶體，在Sandy Bridge中引入了微
操作融合快取(micro-op cache)和eDRAM，Core 2 Duo的故事仍然沒有結束。
而那個在Core 2 Duo時代被一舉拿下的對手AMD在十年間一蹶不振，K10和bulldozer麻煩
不斷，幾乎完全退出了中高端領域的競爭，直到最近才借著新核心Zen喊出「我回來了」
，然而仔細看Zen的PPT，仍然沒有看到類似當年Core 2 Duo那樣石破驚天的變化，所以，
AMD也許能重返中端，但論挑戰似乎還很遠。
--展望未來 後10至15年的半導體路線圖--
在conroe十周年紀念的日子裡正值國際半導體技術路線圖報告(International
Technology Roadmap for Semiconductors ITRS)出爐，這份由全球各大洲的半導體工業
的專家共同起草的長達500頁的雙年報告，是廣大從業者的重要參考。 報告從設備調試、
製程集成、射頻(RF)、微機電(MEMS)、光刻、封裝測試、改善良品率等多方面深入探討半
導體工業的未來。
在過去，報告準確的預測過現在流行的finfet技術的流行，但也忽視過半導體的很多瓶頸
，比如以下這份1993年的報告(也就是最早的報告)：
http://img.evolife.cn/2016-09/bc7fb5f7646657da.jpg
實際的特徵線寬的發展表面超越了1993年的預測，2001年就開始的130納米製程在預測中
被放到了2004年，而這時候正是intel撞上了90nm大牆。 互連層則落後不少，預測中2004
年將採用6層互連，實際上2002年AMD消費級的Thoroughbred B處理器就用到了9層銅互連
。 功率問題恐怕是整個業界的始料未及，2001年40瓦的功耗早已被主頻大戰拋在腦後，
正如本文開頭所述，半導體偏離了正軌，讓高功耗時代提早到來，經歷過那個時代的玩家
都知道，2001年的高端散熱器放在2004年根本小菜一碟，因為根據長期預測，散熱大規模
引入熱管可以等到2004年，這就是偏離的後果。
至於晶片大小方面，如果用熟知的CPU、GPU來判斷的話1250平方mm可能是天方夜譚了，畢
竟就算到了今天，14/16nm時代，150億電晶體，610平方mm的NVIDIA P100處理器幾乎到了
認知極限。 但這畢竟是整個行業的報告，就拿圖像感應器來說，全幅CIS的尺寸大致是
864平方mm，業界量產的時間也正好是2000~2001年，如今，索尼已經能夠量產33x44幅面
的感應器(面積接近1500平方mm)，所以面積一說相當準確。
http://img.evolife.cn/2016-09/dd55b3eda38dab9b.jpg
廢話了這麼一長串只是想表達，每一期的報告，都是相當有技術含量的存在，值得參考，
那麼，未來10年~15年會是怎麼一個狀況呢？
--450mm晶圓和2nm制程--
450mm晶圓(18寸)是十年前就在討論的概念，然而由於這十年間半導體世界被各種障礙搞
得團團轉，以至於更大的晶圓都被人遺忘了，此次ITRS給出了新的時程表， 2021年的
DRAM製程上會用到450mm大晶圓，還要等五年。
http://img.evolife.cn/2016-09/8a992ff2ac9eb6bd.jpg
到了2021年，DRAM的核心面積將縮小到780平方納米，當今的數位為3480，2021將是最後
的finfet(鰭式場效應電晶體)，在2030年會看到2nm製程。
http://img.evolife.cn/2016-09/fcc7b156e64bdada.jpg
今天的當紅小生Finfet還有5年的發展期，進入7nm的時程表是2019年，2021年在5nm上終
結。 讓Athlon64大紅大紫的SOI製程(絕緣體上矽)則會在2017年終結，末代皇帝將是
10nm FDSOI，取代Finfet的將是VGAA(vertical gate all-around)，2021年登場，預計會
在2030年進入2nm制程，這時候的核心電壓僅為0.4V。 制程的未來之路是坎坷的，5nm以
後會怎樣仍然有很大變數。
NAND快閃記憶體，大家不要慌，不會有什麼QLC了，前些年在剛引入TLC NAND(3bit)的時
候業界還在預測QLC(4bit)的存在，經過這些年的發展可能業界自己對QLC的可行性已經失
去信心，畢竟TLC已經是毒瘤般的表現，於是ITRS的預測中完全沒有看到QLC的存在，萬幸
。
http://img.evolife.cn/2016-09/7825402874816d28.jpg
未來NAND仍然得靠3D堆疊來實現擴容，當前單封裝密度為三星850EVO上48層堆疊的
256Gbit，到了2022年可以達到128層1Tbit，2030年到512層4Tbit，這時候就會看到64TB
的SSD了。
--手持平臺32核8K顯示是未來?--
ITRS對手持平臺的預測是基於當前手機SOC蓬勃發展的，2016年6核CPU 12核GPU，
26.9Gbps記憶體頻寬，4.42瓦功耗的資料實際已經開始偏離效率，從2014年開始手機SOC
對先進製程的渴望就趕上了桌上型電腦CPU，以至於近年台積電不斷表示10nm要比intel早
，intel也毫不在乎。 到2019年也許還能看到18核3.2Ghz，49GPU核心的怪物，但2024年
真能看到3.8Ghz 32核CPU 189核GPU輕鬆實現8K應用的怪物麼？ 值得懷疑，畢竟今天的表
現都已經是對當前製程的深度榨取。
http://img.evolife.cn/2016-09/21b5dbde31cda68e.jpg
傳統意義上的摩爾定律早已消亡，但在今年的ITRS報告中依舊可以清楚的看到摩爾定律的
影子，尤其是那張移動SOC的發展路線圖，樂觀程度堪比沒有撞上90nm大牆時候的intel，
這就是所謂的永生吧。
http://img.evolife.cn/2016-09/22fffffb54eafbd8.jpg
--
Core 2 Duo = 擠爆牙膏的intel
--
距離intel著名的64bit處理器Core 2 Duo發佈已經整整十年，從普及型的E6400到旗艦級
的Core2 Extreme X6800，這一系列由intel 65nm製程打造的處理器中有太多的經典產品
。 可以說，Core 2 Duo是桌面平臺處理器的轉捩點，引用Anandtech當年的評價就是：「
這是半導體有史以來最振奮人心的產品」。
http://img.evolife.cn/2016-09/d3ae51fe4c41a857.jpg
Core 2 Duo的發佈大幅改變了處理器的版圖，過去Netburst家族以Northwood和Prescott
核心為首的Pentium4和Pentium D處理器一味飆主頻的路線已經走火入魔，半導體的發展
方向一再偏離效率，帶來了巨大的發熱和功耗問題，在90nm遇到嚴重瓶頸後(進入90nm製
程後，業界發現之前摩爾定律一貫的製程提升， 功耗下降的規律失靈了，prescott處理
器因為發熱過大無法按既定路線突破4Ghz，甚至引發了散熱器大規模換代)，對手AMD的
Athlon 64X2處理器同時在性能和效率加冕為王。
當時的intel被迫做出重大修正，微架構上拋棄了對主頻飆升有利的超長流水線設計，引
入大量來自Pentium PRO和Pentium M的技術，但並不是僅僅在Yonah的微架構上增加一些
新功能或者解碼器那麼簡單(在十年前盛傳Core 2 Duo僅僅是Yonah的增強版)。 是時候來
回顧一下Core 2 Duo帶來的震撼了。
十年前發佈的Conroe有如下五款產品：
http://img.evolife.cn/2016-09/f74ec940fbb1e400.jpg
旗艦產品X6800主頻高達2.93Ghz，支援更高的前端匯流排頻率，晶片面積143平方mm，比
前代Pentium D的162平方mm更小，由於不集成GPU，十年前的處理器比今天的產品小得多
。
http://img.evolife.cn/2016-09/f74e8fadcead3359.jpg
當年X6800的價格為999美元，跟今天8核的Core i7-5960X相當，而E6400則為224美元，和
Core i5-6600一致，有意思的是，不知道是不是為了快點跟昨天說再見，intel把昨天還
是次旗艦產品的3.4Ghz的Pentium D 945砍到比E6300還低的163美元，這是intel桌面處理
器歷史上獨一無二的事件。
--一切盡在預取 (Prefetch)--
CPU執行的指令來自解碼器，資料取自快取記憶體(Cache)，在理想環境中，資料和指令都
可以從底層快取中獲取(一級快取，L1 Cache)，延遲極低，不存在瓶頸。 現實環境可沒
那麼樂觀，延遲完全靠猜，核心預測所需資料並且在用到它們之前放入底層快取的能力決
定了現實環境的延遲，這項技術就是預取。
Core 2 Duo微架構增加了多重預取，這是過去在消費級處理器中從沒出現過的，並且改進
了預取演算法，每個核心有兩個數據和一個指令預取，加上二級快取的兩個預取，在雙核
Core 2 Duo中總共有8個預取來維持處理器高效執行。
http://img.evolife.cn/2016-09/9f69d742946d5c9d.jpg
另一方面，預取還是為快取索引做查找標籤，資料預取這麼做是為了避免程式運行的時候
出現高延遲，資料預取是通過存儲埠(store port)進行快取索引，因為原則上載入操作
(Load)的頻度是存儲操作(Store)的兩倍，intel在Core 2 Duo中巧妙的把存儲埠這一相對
空閒給利用起來。
--快取，多多益善--
離開了低延遲資料和指令存取，快速核心將會一文不值，所以最貴的SRAM作為一級快取被
用在離執行單元最近的位置，這裡寸土寸金，限制了一級快取的容量，所以CPU中的快取
記憶體都被設計成嵌套的結構，容量大得多的二級快取(L2 Cache)被放在週邊，一級快取
不命中(Cache Miss)就得到二級快取甚至記憶體中查找資料， 這些操作會帶來延遲，影響
執行速度。 因此，快取容量，多多益善，Core 2 Duo擁有比前代產品以及競爭對手都要多
的快取。
http://img.evolife.cn/2016-09/8cca8cdcde35b465.jpg
Core 2 Duo的快取設計較前代Pentium4的變化體現在一級快取大幅增加到32KB，，延遲降
低到3個時鐘週期，二級快取則為雙核共用的4MB，延遲降低到12~14時鐘週期。 對手AMD
的K8雖然有更大容量的一級快取，內置記憶體控制器的設計相比Pentium4有較大優勢，但
頻寬偏小，二級快取容量也有明顯差距，實測表明，Core 2 Duo一級快取頻寬為K8的2倍
，二級快取則達到2.5倍。
--解碼，四發射與融合--
解碼器的作用是對指令進行解碼，並且將這些長度為1~15位元組不等的指令翻譯成類RISC
的定長指令便於執行，在Core 2 Duo中，稱之為微操作(micro-op)。 預取配合解碼是當
代X86處理器設計的核心，Core 2 Duo中有四組解碼器，其中三組為簡單解碼器，一組是
複雜解碼器，前者能將指令翻譯成一條微操作，功耗更低電晶體更少，而後者則可以轉換
出四條(長指令的利器)。 這就是俗稱的四發射，Core 2 Duo是X86桌面處理器中引領了四
發射的潮流。
此外，Core 2 Duo加入了宏操作融合(Macro-op Fusion)，這樣兩條常規X86指令(或者宏
操作)會被同時解碼以增加併發，同時允許一條微指令包含兩條電腦指令，這使得四個解
碼器單週期最多可以解析5條指令，相當於增加了解碼頻寬，這樣也降低了亂序執行(OoO)
所需要的緩衝大小。 在當時，經典的X86程式，20%的宏操作可以被這樣融合，由此可以
帶來11%的性能提升。
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另一項特別的技術是指令直接跟記憶體位址融合，在經典的RISC規範中，需要添加寄存器
查找記憶體位址的指令，所以傳統上要用到3條微操作：
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但從Banias核心的Pentium M開始，由於有了新技術，表中的前兩條微操作可以被融合，
這稱為微操作融合(micro-op fusion)，在預解碼階段就辨識出可以融合的宏操作能夠提
升併發、降低對緩衝的壓力，提高效能，配合SSE/SSE2效果更佳，這是Core 2 Duo壓倒
AMD K8的主要原因
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AMD也有微操作跟宏操作，不過定義跟intel是不同的，因為AMD的解碼器是三組複雜解碼
器，通過直連路徑(Direct PATH)可以像簡單解碼器那樣快速處理，通過向量路徑
(Vector Path)就是複雜解碼器模式，差距在於，AMD沒有宏操作融合，在執行SSE指令的
時候需要更多的時鐘週期，加上解碼器數量3對4，解碼併發3對5， 在前端曾經風光無限
的AMD K8已經輸了一截。
--亂序執行OOOE--
預取、快取記憶體和解碼上的努力要通過亂序執行來發揮，亂序執行本身的增強靠的是增
加執行單元和亂序記錄快取來實現。
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對比AMD K8，Core 2 Duo的亂序執行的優勢體現在三點上，一是記錄快取96 ENTRY VS
72 ENTRY，Core 2 Duo的前端有更高的併發，記錄快取也有4:3的優勢。 二是調度管理方
面相比AMD拆分為24-ENTRY整型跟36-entry浮點，Core 2 Duo為統一的32entry保留站，三
是SSE執行單元數量達到三個，能夠最大化利用到宏操作融合的優勢，另外，Core 2 Duo
的SSE執行單元是128bit位寬，AMD只有64bit，在執行128bit SSE指令時候Core 2 Duo有
壓倒性優勢
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--存取也瘋狂--
Core 2 Duo強大的前端跟亂序執行帶來的是更大的資料吞吐需求，intel發現如果允許下
一次載入(Load)在存儲(Store)之前操作，就可以實現載入提速和降低延遲，其風險在於
，存在需要載入尚待存儲資料的可能(大約1~2%的幾率)，這時候就需要浪費20個時鐘週期
等待重新載入，為此，在Core 2 Duo中加入預測器可以避免這一場景出現。
http://img.evolife.cn/2016-09/388e08554607e402.jpg
預測器(Predictor)允許在資料存儲之前載入，同時衝突偵測邏輯(Conflict logic)會掃
描亂序緩衝區(Memory reorder Buffer MOB)查找問題，一旦發現立即執行重載入，在最
壞的情況下性能會有所損失。 根據intel的說法性能提升幅度可以達到40%，實際執行環
境中也能有10~20%的增速，在整型操作中優勢尤為明顯。
--超執行緒不再，也沒有內置記憶體控制器--
十年後的今天，超執行緒(HT)和內置記憶體控制器(IMC)是X86處理器的最基本屬性，
在當時，前任Pentium4引領過超執行緒的潮流，對手AMD則率先將內置記憶體控制器引入
了PC領域，但Core 2 Duo一個都沒有。
同步超執行緒技術(Simultaneous Hyper-Threading SMT)需要在快取記憶體中開出更大的
緩衝區來滿足多出一倍的資源的要求，Core 2 Duo引領時代的前端設計已經是對當時製程
的極限的挑戰，超執行緒實在是心有餘而力不足，內置記憶體控制器AMD靠的是SOI製程的
的先天優勢實現，一旦製程允許，超執行緒自然會回來，內置記憶體控制器也不是問題，
後來的nehalem不就是這麼做的麼？ (原文以超執行緒優勢體現在伺服器上和有FB-DIMM
記憶體為由洗地理由並不充分)
--廉頗老矣尚能飯否？--
在2006年，即使是最弱的E6300，都可以在很多測試中輕鬆放倒之前的旗艦產品Pentium
XE 965，中堅產品E6600則成功擊敗AMD最新的旗艦產品FX-62，而旗艦產品X6800更是比
E6300強了近一半。
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今天的214美元產品I5-6600 VS當年同價位的E6400，十年來我們的CPU足足快了一倍，就
連入門級產品G1620也輕而易舉的戰勝了E6400，但是不要忘記這是2.13Ghz的E6400跟一群
主頻接近4Ghz的產品作對比，事實上很多Core 2 Duo使用者後來升級到Sandy bridge後就
再也沒有換代過。
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回顧十年前Core 2 Duo發佈後發現，在當今的skylake處理器中依舊延續了Core 2 Duo的
框架：四發射、操作融合、大容量共用快取記憶體等，當然，隨著製程的進步，intel在
nehalem加入了記憶體控制器、北橋功能和三級快取記憶體，在Sandy Bridge中引入了微
操作融合快取(micro-op cache)和eDRAM，Core 2 Duo的故事仍然沒有結束。
而那個在Core 2 Duo時代被一舉拿下的對手AMD在十年間一蹶不振，K10和bulldozer麻煩
不斷，幾乎完全退出了中高端領域的競爭，直到最近才借著新核心Zen喊出「我回來了」
，然而仔細看Zen的PPT，仍然沒有看到類似當年Core 2 Duo那樣石破驚天的變化，所以，
AMD也許能重返中端，但論挑戰似乎還很遠。
--展望未來 後10至15年的半導體路線圖--
在conroe十周年紀念的日子裡正值國際半導體技術路線圖報告(International
Technology Roadmap for Semiconductors ITRS)出爐，這份由全球各大洲的半導體工業
的專家共同起草的長達500頁的雙年報告，是廣大從業者的重要參考。 報告從設備調試、
製程集成、射頻(RF)、微機電(MEMS)、光刻、封裝測試、改善良品率等多方面深入探討半
導體工業的未來。
在過去，報告準確的預測過現在流行的finfet技術的流行，但也忽視過半導體的很多瓶頸
，比如以下這份1993年的報告(也就是最早的報告)：
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實際的特徵線寬的發展表面超越了1993年的預測，2001年就開始的130納米製程在預測中
被放到了2004年，而這時候正是intel撞上了90nm大牆。 互連層則落後不少，預測中2004
年將採用6層互連，實際上2002年AMD消費級的Thoroughbred B處理器就用到了9層銅互連
。 功率問題恐怕是整個業界的始料未及，2001年40瓦的功耗早已被主頻大戰拋在腦後，
正如本文開頭所述，半導體偏離了正軌，讓高功耗時代提早到來，經歷過那個時代的玩家
都知道，2001年的高端散熱器放在2004年根本小菜一碟，因為根據長期預測，散熱大規模
引入熱管可以等到2004年，這就是偏離的後果。
至於晶片大小方面，如果用熟知的CPU、GPU來判斷的話1250平方mm可能是天方夜譚了，畢
竟就算到了今天，14/16nm時代，150億電晶體，610平方mm的NVIDIA P100處理器幾乎到了
認知極限。 但這畢竟是整個行業的報告，就拿圖像感應器來說，全幅CIS的尺寸大致是
864平方mm，業界量產的時間也正好是2000~2001年，如今，索尼已經能夠量產33x44幅面
的感應器(面積接近1500平方mm)，所以面積一說相當準確。
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廢話了這麼一長串只是想表達，每一期的報告，都是相當有技術含量的存在，值得參考，
那麼，未來10年~15年會是怎麼一個狀況呢？
--450mm晶圓和2nm制程--
450mm晶圓(18寸)是十年前就在討論的概念，然而由於這十年間半導體世界被各種障礙搞
得團團轉，以至於更大的晶圓都被人遺忘了，此次ITRS給出了新的時程表， 2021年的
DRAM製程上會用到450mm大晶圓，還要等五年。
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到了2021年，DRAM的核心面積將縮小到780平方納米，當今的數位為3480，2021將是最後
的finfet(鰭式場效應電晶體)，在2030年會看到2nm製程。
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今天的當紅小生Finfet還有5年的發展期，進入7nm的時程表是2019年，2021年在5nm上終
結。 讓Athlon64大紅大紫的SOI製程(絕緣體上矽)則會在2017年終結，末代皇帝將是
10nm FDSOI，取代Finfet的將是VGAA(vertical gate all-around)，2021年登場，預計會
在2030年進入2nm制程，這時候的核心電壓僅為0.4V。 制程的未來之路是坎坷的，5nm以
後會怎樣仍然有很大變數。
NAND快閃記憶體，大家不要慌，不會有什麼QLC了，前些年在剛引入TLC NAND(3bit)的時
候業界還在預測QLC(4bit)的存在，經過這些年的發展可能業界自己對QLC的可行性已經失
去信心，畢竟TLC已經是毒瘤般的表現，於是ITRS的預測中完全沒有看到QLC的存在，萬幸
。
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未來NAND仍然得靠3D堆疊來實現擴容，當前單封裝密度為三星850EVO上48層堆疊的
256Gbit，到了2022年可以達到128層1Tbit，2030年到512層4Tbit，這時候就會看到64TB
的SSD了。
--手持平臺32核8K顯示是未來?--
ITRS對手持平臺的預測是基於當前手機SOC蓬勃發展的，2016年6核CPU 12核GPU，
26.9Gbps記憶體頻寬，4.42瓦功耗的資料實際已經開始偏離效率，從2014年開始手機SOC
對先進製程的渴望就趕上了桌上型電腦CPU，以至於近年台積電不斷表示10nm要比intel早
，intel也毫不在乎。 到2019年也許還能看到18核3.2Ghz，49GPU核心的怪物，但2024年
真能看到3.8Ghz 32核CPU 189核GPU輕鬆實現8K應用的怪物麼？ 值得懷疑，畢竟今天的表
現都已經是對當前製程的深度榨取。
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傳統意義上的摩爾定律早已消亡，但在今年的ITRS報告中依舊可以清楚的看到摩爾定律的
影子，尤其是那張移動SOC的發展路線圖，樂觀程度堪比沒有撞上90nm大牆時候的intel，
這就是所謂的永生吧。
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Core 2 Duo = 擠爆牙膏的intel
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