※ 引述《Newsancai (New)》之銘言：
: 根據這篇報導
: intel大概會被AMD打趴
: 雖然i3提升到4C8T
: i5提升到6C12T
: i7 8C16T
: 但是Cache並沒有跟著提升啊
: R7 3700X的cache都有36M了
: 10代i7才16M
: 如果這消息屬實
: 只能說intel會很長時間爬不起來
*[1;31m→ *[33mmikapauli *[m*[33m: 那為什麼不是越做越大，反而比以前的處理器 少？ *[m 12/30 12:43
根據經驗講一下，不保證完全正確。
L1/L2/L3/DRAM/Block device一層一層各司其職。如果那一層又快又大又便宜，下一層馬上就消失在市場上了。
L1在pipeline旁或者算在pipeline裡，對IPC影響最重，因為要跟上pipeline的速度。加大可以啊，clock上的去？
L2算是想平衡又快又大這兩點，x86系統應該也是單core獨享一個L2。L1 miss再到L2拿也才多幾個clock，算可接受。
L3應該就是所有的core共享L3了，也是幾個clock可以拿到。所以它非常常常的大，3950做到64M了。然後14nm++++++++只能做到… 算了…
64M很大嗎？靠夭的大！很大是要把die的佈局攤開看，扣掉GPU/CPU，怎麼這麼大片的空間塞cache啊… 啊你知道加大L3成本直線上升就算了，cache是die裡面最容易掛掉了，愈加愈大良率就掉很快。
以上在cpu內。
出cpu就是到DRAM了，一次延遲就是幾百個clock卡住不能做事。所以啦，各種軟硬體的設計都想解決這個問題，HT也有點能解這個問題。目前到幾G，但是超大PS圖檔或是server等級幾萬個thread，幾G還是有可能不夠用。
以上volatile。
再來就HD/SSD，也就是non-volatile，單位幾T。還可以用swap解決RAM不夠大的問題。但swap配上HD的延遲真的很…
另外STD也會把DRAM的資料以及CPU狀態先存在HD再關機，下次開機後才可以快速restore DRAM資料。
所以L3->DRAM->HD等級從MB->GB->TB。
啊反正就是IPC要高，價格要低這兩個平衡點在那拉距。
結論就是，All in GG相信AMD！
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Sent from JPTT on my Samsung SM-G930F.
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: 根據這篇報導
: intel大概會被AMD打趴
: 雖然i3提升到4C8T
: i5提升到6C12T
: i7 8C16T
: 但是Cache並沒有跟著提升啊
: R7 3700X的cache都有36M了
: 10代i7才16M
: 如果這消息屬實
: 只能說intel會很長時間爬不起來
*[1;31m→ *[33mmikapauli *[m*[33m: 那為什麼不是越做越大，反而比以前的處理器 少？ *[m 12/30 12:43
根據經驗講一下，不保證完全正確。
L1/L2/L3/DRAM/Block device一層一層各司其職。如果那一層又快又大又便宜，下一層馬上就消失在市場上了。
L1在pipeline旁或者算在pipeline裡，對IPC影響最重，因為要跟上pipeline的速度。加大可以啊，clock上的去？
L2算是想平衡又快又大這兩點，x86系統應該也是單core獨享一個L2。L1 miss再到L2拿也才多幾個clock，算可接受。
L3應該就是所有的core共享L3了，也是幾個clock可以拿到。所以它非常常常的大，3950做到64M了。然後14nm++++++++只能做到… 算了…
64M很大嗎？靠夭的大！很大是要把die的佈局攤開看，扣掉GPU/CPU，怎麼這麼大片的空間塞cache啊… 啊你知道加大L3成本直線上升就算了，cache是die裡面最容易掛掉了，愈加愈大良率就掉很快。
以上在cpu內。
出cpu就是到DRAM了，一次延遲就是幾百個clock卡住不能做事。所以啦，各種軟硬體的設計都想解決這個問題，HT也有點能解這個問題。目前到幾G，但是超大PS圖檔或是server等級幾萬個thread，幾G還是有可能不夠用。
以上volatile。
再來就HD/SSD，也就是non-volatile，單位幾T。還可以用swap解決RAM不夠大的問題。但swap配上HD的延遲真的很…
另外STD也會把DRAM的資料以及CPU狀態先存在HD再關機，下次開機後才可以快速restore DRAM資料。
所以L3->DRAM->HD等級從MB->GB->TB。
啊反正就是IPC要高，價格要低這兩個平衡點在那拉距。
結論就是，All in GG相信AMD！
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