PCIE-6.0 全球首發完整方案：用上5nm工藝 - 3C

PCIe 4.0還在普及階段，PCIe 5.0尚未到來，PCIe 6.0標準規範還沒完成
廠商們就已經迫不及待出方案了。

Synopsys(新思科技)宣佈，推出全球首個完整的PCIe 6.0 IP方案
包括控制器、PHY實體層、驗證IP，可供PCIe 6.0 SoC設計早期開發之用。
https://i.imgur.com/HLcTVlW.png
它基於Synopsys廣受好評的DesignWare IP PCIe 5.0方案，完整支持PCIe 6.0標準特性
包括64GT/s PAM-4信號調製、FLIT模式、L0p低功耗模式等等
可滿足HPC高性能計算、AI、存儲SoC等應用領域對於延遲、頻寬、能效的各種需求。

為了實現輸送量的最大化、延遲的最小化，Synopsys PCIe 6.0控制器採用了
“MultiStream”(多流)架構，性能可達單流架構的最高2倍，並且還有1024-bit寬度架構
可以在關閉1GHz時序的同時，達到64GT/s x16的高頻寬，還優化了多資料來源、多虛擬通
道環境。
此外，新方案使用了獨特的自我調整DSP演算法，支援早期SoC開發，優化類比和數位均衡
無論何種通道下都能獲得最佳能效，並且基於專利診斷功能，可確保幾乎零宕機時間。

值得一提的是，PHY實體層還使用了先進的5nm工藝，搭配獨特的模擬和DSP技術，可將功
耗降低20％。
Synopsys PCIe 6.0 IP方案中的驗證IP現已可用，控制器、PHY實體層計畫在今年第三季
度提供早期試用。
PCIe 6.0標準規範目前還在制定中，計畫在今年正式發佈，按照傳統繼續讓I/O頻寬翻番
達到64GT/s
應用到實際中，PCIe 6.0 x1單向實際頻寬8GB/s，PCIe 6.0 x16單向頻寬128GB/s、雙向
頻寬256GB/s。
PCIe 6.0將延續PCIe 3.0時代引入的128b/130b編碼方式，但加入全新的脈衝幅度調製
PAM4
取代PCIe 5.0 NRZ，可以在單個通道、同樣時間內封包更多資料
以及低延遲前向糾錯(FEC)和相關機制，以改進頻寬效率。


https://news.mydrivers.com/1/746/746466.htm


4.0 都還沒熱 6.0 在路上

4.0顯示卡買不到
SSD GEN4 買不下手 真矛盾

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