各巨頭共同敲定,小晶片終於迎來統一標準 UCle 1.0 - 3C

UCle1.0 : 小晶片終於迎來統一標準：英特爾、台積電等巨頭共同坐鎮

(本文來自對岸 用語已經盡量修正 不習慣者請見諒)
https://www.leiphone.com/category/chips/ypRtTkigyLzeLh6F.html


3月3日，全球知名晶片製造商英特爾、台積電、三星聯手晶片封測龍頭日月光，攜AMD、
Arm、高通、谷歌、微軟、Meta等科技行業巨頭推出了一個全新的通用晶片互連標準：通
用小晶片快連（UCle）。

https://i.imgur.com/DIXbMO4.png

該協定專為小晶片（chiplet）而設置，旨在為小晶片互連制定一個新的開放標準，簡化
相關流程，並且提高來自不同製造商的小晶片之間的互操作性。 該標準下，晶片製造商
可以在合適的情況下混合構建晶片。

什麼是小晶片？ SoC的掘墓人，摩爾定律的"續命丹"

近年來，隨著探索先進製程工藝的成本不斷提高，摩爾定律日漸走向失效。 晶片製造行
業的頭部廠商一直都在延續摩爾定律的道路上艱難求索。 而小晶片，就是這其中的一條
道路。

摩爾定律逐漸失效的原因是光掩模限制了單個晶片的最大尺寸，晶片製造商和設計者不得
不用多個晶片來實現功能。 有些情況下，甚至是多個晶片提供相同的功能。 這要求晶片
必須完成小型化。

此前廠商一直使用SoC（片上系統）技術組合不同的模組。 這種技術的優勢在於提高模組
之間通信速度的同時，還能夠做到低功耗、低成本。 但近年來突破先進製程工藝的難度
和成本都在不斷上升。

一方面，技術突破已經變得尤為艱難，在晶片製造領域深耕多年的英特爾，也在7nm製程
技術上遭遇瓶頸。 而目前掌握5nm製造技術的三星日前也遭曝光產品良率造假。 同時，
探索先進製程的成本也在不斷上升。 根據IBS首席執行官Handel Jones的說法，設計3nm
的晶片成本以及達到了5.9億美元，而此前，設計一個28nm的晶片平均成本僅為4000萬美
元。

小晶片，顧名思義，就是用多個小晶片封裝在一起，用die-to-die（裸片對裸片）內部互
連技術，組成異構晶片。 由於小晶片的單體更小，每片圓晶的利用率得以提高，從而降
低成本。 並且，由於封裝了多個小晶片，可以根據需要進行靈活組裝，從而降低功耗。

"大餅"逐漸落地，小晶片"野蠻生長"

如今，小晶片技術已經開始從理論走向實踐，在一些頭部廠商的帶領下真正應用到晶片的
設計和製造中。 當初小晶片技術畫下的名為"用搭積木的方式造晶片"的大餅，如今已經
離實現越來越近。

AMD在2019年發佈的Ryzen3000系列中部署了基於小晶片技術的Zen2內核;英特爾則發佈了
集成了47個小晶片的Ponte Vecchio。 我們可以看到，無論是將單片CPU拆分，還是將大
量小晶片集成封裝，小晶片技術都已經走出實驗室，應用到了實際生產中。

但小晶片技術要走向成熟，還需要面對諸多挑戰。

在小晶片技術中，各裸片互連必須考慮到互連接口和協定。 在設計中必須要考慮到工藝
製程、封裝技術、系統集成、擴展等諸多複雜因素。 同時，還需要滿足不同領域對資訊
傳送速率、功耗等方面的要求。 這使得小晶片的設計過程變得非常複雜，而其中橫在小
晶片面前的最大難關來自於沒有統一的協定。

Marvell曾經在2015年推出了MoChi架構這一小晶片模型。 此後Marvell就陷入了選擇介面
的困難中。 根據Marvell的網路CTO Yaniv Kopelman說，由於不想堆高封裝成本或是被單
個供應商綁定，他們不想使用內插器或者InFO類型的封裝。 另外，使用小晶片的時候必
須在中間劃分IP，但在哪裡劃分以及如何開發架構也對最終產品的實現提出了挑戰。

Yaniv Kopelman總結到："構建IP很容易，但從走向生產還有很長的路要走。 ”

在過去五年內，小晶片一直是晶片設計行業中一顆耀眼的新星。 越來越多的廠商開始使
用小晶片，這使得它越來越普遍。 製造商們希望小晶片解決晶片製造目前面臨的製造成
本、擴展性等多方面的問題。

但由於缺少統一的標準，小晶片此前的協定如同混亂的「春秋戰國」。
這樣的情況下晶片製造商們無法實現他們的終極構想：連通不同架構、不同製造商生產
的裸片，並根據不同場景進行定製。

"春秋戰國"終結，UCle1.0只是開始

小晶片技術一直在呼喚一個統一的標準。

英特爾擁有高級介面總線技術（AIB），這是一種晶片到晶片的PHY級標準，採用模組化設
計，具有IP模組庫。 並且，英特爾免費提供了AIB介面許可，以推廣小晶片生態。

同時能夠在小晶片上使用的並行介面標準還有台積電的LIPINCON、OCP的BoW等。

僅僅是物理層中的並行介面標準，就已經如此多樣，這給製造廠商帶來不小麻煩，使得小
晶片生態始終難以推廣。

晶片行業正集體呼喚一個能夠使小晶片終結「春秋戰國」時代，做到「車同軌，書同文」
的統一標準。

英特爾似乎一直是都是那個最有機會掃清小晶片發展障礙的公司。 英特爾新任總裁Pat自
2021年上任以來一直強調英特爾要走IDM2.0的道路，在晶片製造上繼續深耕的同時還要具
有更高的開放性，這正好與小晶片技術的理念不謀而合。

在2月18日的英特爾投資者大會上，英特爾宣佈將為選擇其旗下IFS服務代工的客戶提供
x86架構和其他類型內核混搭的可能性，這以一過程中可能就會用到小晶片技術。 同時英
特爾還在該大會上披露正在致力於打造一個「開放、可選擇、值得信賴」的開放生態圈。
這一藍圖似乎就是如今英特爾牽頭制定的UCle1.0標準的伏筆。 實際上，UCle1.0標準的
初始版本就來自英特爾，該標準一定程度上借鑒了英特爾曾經提出的AIB標準。

如今這個巨頭們共同構建的 UCle1.0 標準帶來的並不是技術革新，而是技術的標準化。
這使得各廠商在使用小晶片時，終於有了共同的規則。

UCle規範包括了物理層和協定層。 在物理層上規定了小晶片之間互相通信的電氣信號標
準、物理通道數量和支援的凸塊間距。 而在協定層上該規範定義了覆蓋在這些信號上的
更高級別協定。 這一規範將使得所有在設計和製造中遵守它的小晶片能夠互連。

UCle1.0根據複雜度的不同設計了「標準封裝」和「高級封裝」兩個級別的標準。

"標準封裝"為使用傳統有機襯底的低带寬器件設計，這些部件將使用16條數據通道、遵循
100μm+的凸塊間距和擴展通道長度。 這實際上就是在非常近的距離上在一個當代PCle鏈
路中連結兩個設備。

高級封裝則涵蓋了EMIB和InFO等技術。
並要求25μm~55μm之間的凸塊間距，同時由於更高的密度和更短的通信範圍，數據通道
的數量將是標準封裝的四倍。 如果使用這種標準，每秒可在1mm晶片邊緣通過的數據量
可以達到1.3TB。

不僅如此，UCle實際上還可以在小晶片以外找到自己的舞臺。 實際上，雖然UCle的重點
是為小晶片提供片上互連的統一標準，但該標準中包含了外部互連的規定。

小晶片終於迎來統一標準：英特爾、台積電等巨頭共同坐鎮

只要晶片製造商願意，該規範允許使用重定時器在協議級別完成更遠距離的傳輸。 雖然
這使得延遲和功率隨著距增加，但UCle的推廣者設想伺服器使用者可能需要這種長距離上
的小晶片互連。

雖然UCle1.0規範的出現終於解決了困擾在小晶片領域很長時間的規範混亂問題，但它仍
然只是一個開始。 有人將這一標準稱為「起點標準」，這是由於該標準指定義了小晶片
設計中的物理層和協定層，這僅僅是小晶片設計中四個方面中的兩個。 行業龍頭們仍然
在尋求小晶片形狀要素等方面的統一，以真正實現構建可混合搭配的小晶片生態系統。

另一方面，UCle1.0標準基本只針對2D和2.5D晶片封裝做出了定義，而更先進的3D封裝相
關標準還需要等待更新。

小晶片終於迎來統一標準：英特爾、台積電等巨頭共同坐鎮

UCle聯盟的成員們將要開發下一代UCle技術，新協定將會更加完善。 雖然UCle聯盟已經
彙集了在晶片設計和製造領域的幾大龍頭，可以稱得上是群星薈萃。 但要想這一標準走
的更遠，以至於實現晶片製造商們搭建完善的小晶片生態的構想，還需要更多人參與到這
一聯盟的建設中來。

---
非專業,但看起來這是一種開放式的膠水技術?
感覺很有趣.

--