潮玩客 SN850偷換硬體又掉速 sn750緩內寫 - 3C
By Regina
at 2021-09-17T22:39
at 2021-09-17T22:39
Table of Contents
※ 引述《adrianex77 (夠胖gofat)》之銘言:
: 先上網站:
: https://youtu.be/e5qjT-wRk1U
: 簡單而言就是sn750黑標在AMD平臺晶片m.2上,快取寫入會從3100mb/s掉到1000mb/s
: 然後sn850新出廠的新的硬體,而使新舊韌體不適用導致也掉速
: 不確定是全部產品都這樣勒,還是區域出廠產品有問題。
: wd呵呵
恩?
這個不就我之前6月底在板上測的MPS的問題嗎?
[心得] PCIe Maximum Payload Size與SSD效能問題
https://www.ptt.cc/bbs/PC_Shopping/M.1624887410.A.C2A.html
頻道主把MPS打錯打成MSP
害我一直想到Message Send Protocol
耐著性子把影片看完
只能說影片資訊有夠不專業
MPS在本質上
與PCIe節點上的最低MPS值的裝置有關
取該節點上MPS的最大公因數,也就是最小值為主
與晶片組的關系,反而是比較次之的因素
把所有問題歸咎在晶片組身上,根本就亂講一通
頂多你只能說Intel的晶片組對PCIe的切割法
實際上比較像是網路用的Router
就像Router後面LAN的MTU一樣
可以跟WAN那邊的MTU不同
比較正確的解釋
可以參考當初po文最下面推文yymeow大的說法
他用的字詞才是最正確的,我都在亂講
過了晶片組後面裝置的MPS
可以不與晶片組間連接的MPS相同
所以接Intel晶片組後方的裝置
MPS的數值並不會完全一樣
果然Intel本家實際上是在賣晶片組的,沒毛病
然後AMD的晶片組對PCIe的切割法
就比較像網路用的Switch
要求接在晶片組後方的該PCIe節點後的裝置
一律平權,MPS取最大公因數
我在想這大概是因為AMD對消費級的設計概念
就是CPU本身就是顆SoC的關系
CPU才是老大,跟Intel的晶片組才是老大的設計方向
有很明顯的不同
所以其結果
就是會出現像ASUS ROG STRIX B550-A GAMING
這種明明是接在晶片組後面的M.2插槽
但MPS: 512 bytes的板子出現
我敢說如果拿這塊板子來測接在晶片組後方的M.2插槽
就絕對不會出現因MPS而降速的問題
稍微再離題一下聊一下個人的想法
就這個MPS的問題來說
至少就2020年版本的SN750
主控的確需要在MPS ≧ 256 bytes時,才會有最佳效能
但2021年版的SN750,是不是照這位頻道主所說
因MPS的關系
導致寫入速度從3100MB/s降到剩1150MB/s的部份
這就要看有沒有人最近買SN750 1TB以上的版本
並願意做測試了
寫在最後
至於這個PCIe MPS(Maximum Payload Size)
如果用稍微懂網路架構的概念來說
本質上跟網路的MTU(Maximum Transmission Unit)
應該是差不多概念的東西
因為串(封)流(包)的頭尾都有必要的開銷
真正可用的空(資)間(訊)只能在MPS(或MTU)設計內的大小中傳輸
所以若MPS(或MTU)愈大,對大部份的高流量負載來說
的確是有正面幫助的
以網路封包的解決方案來說,就是Jumbo Frame
將包的大小一口氣從約1500 bytes上下
提升到9000 bytes以上
額外開銷從原本的5.07%降至0.86%
效能增進可謂巨大
只是我必須說WD真的有點蠢
至少對當初購買SN850回來
並插在MPS: 128 bytes的插槽上的使用者來說
那個寫入速度真的感人
連MPS都沒測過較低128 bytes的數值就拿出來賣
難怪會被叮到滿頭包...
--
: 先上網站:
: https://youtu.be/e5qjT-wRk1U
: 然後sn850新出廠的新的硬體,而使新舊韌體不適用導致也掉速
: 不確定是全部產品都這樣勒,還是區域出廠產品有問題。
: wd呵呵
恩?
這個不就我之前6月底在板上測的MPS的問題嗎?
[心得] PCIe Maximum Payload Size與SSD效能問題
https://www.ptt.cc/bbs/PC_Shopping/M.1624887410.A.C2A.html
頻道主把MPS打錯打成MSP
害我一直想到Message Send Protocol
耐著性子把影片看完
只能說影片資訊有夠不專業
MPS在本質上
與PCIe節點上的最低MPS值的裝置有關
取該節點上MPS的最大公因數,也就是最小值為主
與晶片組的關系,反而是比較次之的因素
把所有問題歸咎在晶片組身上,根本就亂講一通
頂多你只能說Intel的晶片組對PCIe的切割法
實際上比較像是網路用的Router
就像Router後面LAN的MTU一樣
可以跟WAN那邊的MTU不同
比較正確的解釋
可以參考當初po文最下面推文yymeow大的說法
他用的字詞才是最正確的,我都在亂講
過了晶片組後面裝置的MPS
可以不與晶片組間連接的MPS相同
所以接Intel晶片組後方的裝置
MPS的數值並不會完全一樣
果然Intel本家實際上是在賣晶片組的,沒毛病
然後AMD的晶片組對PCIe的切割法
就比較像網路用的Switch
要求接在晶片組後方的該PCIe節點後的裝置
一律平權,MPS取最大公因數
我在想這大概是因為AMD對消費級的設計概念
就是CPU本身就是顆SoC的關系
CPU才是老大,跟Intel的晶片組才是老大的設計方向
有很明顯的不同
所以其結果
就是會出現像ASUS ROG STRIX B550-A GAMING
這種明明是接在晶片組後面的M.2插槽
但MPS: 512 bytes的板子出現
我敢說如果拿這塊板子來測接在晶片組後方的M.2插槽
就絕對不會出現因MPS而降速的問題
稍微再離題一下聊一下個人的想法
就這個MPS的問題來說
至少就2020年版本的SN750
主控的確需要在MPS ≧ 256 bytes時,才會有最佳效能
但2021年版的SN750,是不是照這位頻道主所說
因MPS的關系
導致寫入速度從3100MB/s降到剩1150MB/s的部份
這就要看有沒有人最近買SN750 1TB以上的版本
並願意做測試了
寫在最後
至於這個PCIe MPS(Maximum Payload Size)
如果用稍微懂網路架構的概念來說
本質上跟網路的MTU(Maximum Transmission Unit)
應該是差不多概念的東西
因為串(封)流(包)的頭尾都有必要的開銷
真正可用的空(資)間(訊)只能在MPS(或MTU)設計內的大小中傳輸
所以若MPS(或MTU)愈大,對大部份的高流量負載來說
的確是有正面幫助的
以網路封包的解決方案來說,就是Jumbo Frame
將包的大小一口氣從約1500 bytes上下
提升到9000 bytes以上
額外開銷從原本的5.07%降至0.86%
效能增進可謂巨大
只是我必須說WD真的有點蠢
至少對當初購買SN850回來
並插在MPS: 128 bytes的插槽上的使用者來說
那個寫入速度真的感人
連MPS都沒測過較低128 bytes的數值就拿出來賣
難怪會被叮到滿頭包...
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